2 Ejecución del algoritmo sobre diferentes arquitecturas

Table 2: Arquitecturas usadas para la evaluación del algoritmo

Arq	Procesador	Frec.	FPGA
1	LEON	25MHz	Virtex XC2000E
2	LEON + FPUdd
3	MicroBlaze	50MHz
4a	PowerPC	50Mhz	Virtex II Pro
4b		100MHz

El cuadro 2 muestra las cuatro arquitecturas empleadas para evaluar el algoritmo. Se ejecuta el código en tres procesadores en FPGA: LEON2, MicroBlaze y el core PowerPC embebido en la FPGA Xilinx Virtex II Pro. (El PowerPC es el procesador empleado en PolyBot G3, el robot modular reconfigurable más avanzado desarrollado en el PARC). Los procesadores software (Soft Core Processors, SCPs) han sido implementados usando arquitecturas similares: sin unidades hardware de multiplicación y división y con similares cachés para instrucciones y datos. En primer lugar, la arquitectura 1 incluye un procesador LEON2. En la arquitectura 2 se añade la unidad en coma flotante Meiko [11]. La tercera incluye el procesador Xilinx MicroBlaze y finalmente, la arquitectura 4 consiste en un procesador embebido PowerPC. Las arquitecturas de la 1 a la 3 han sido implementadas en hardware sobre la plataforma RC1000 de Celoxica que incluye una FPGA Xilinx Virtex-E. Para la arquitectura 4 se ha utilizado la plataforma Alpha Data ADM-XPL que dispone de una Virtex II Pro.